«Будь готов!» (Навстречу PCI Express Gen4)

Intel планирует поддержку PCI Express v4.0 на сер­вер­ных плат­фор­мах Whit­ley, ос­на­щен­ных сис­тем­ной ло­ги­кой C620 и 10-нм про­цес­со­ра­ми се­мей­ст­ва Ice Lake (па­рал­лель­но су­ще­ст­ву­ю­щая вет­ка Co­op­er Lake по-преж­немму бу­дет под­дер­жи­вать толь­ко PCIe Gen3). Ори­ен­ти­ро­воч­ная да­та вы­пус­ка — 2-е по­лу­го­дие 2019 г. AMD запускает полностью ин­те­гри­ро­ван­ное 7-нм SOC ре­ше­ние под ко­до­вым наз­ва­нием Rome. Это бу­дет пер­вый про­цес­сор с под­держ­кой PCIe Gen4 на ос­но­ве об­нов­лен­ной ар­хи­тек­ту­ры Zen2. Уви­дим мы его то­же толь­ко в сле­ду­ю­щем го­ду: про­из­вод­ство го­то­во вы­дать пер­вую про­дук­цию в мае 2019 г., офи­ци­аль­ная пре­зен­та­ция пла­ни­ру­ет­ся на июнь, а по­став­ки ожи­да­ют­ся в III квар­та­ле бу­ду­ще­го го­да.

Что стоит тестировать в первую очередь?

Готовность к исследованию PCIe 4.0 в первую очередь предполагает формализацию методов де­тек­ти­ро­ва­ния режима 16 GT/S (гигатранзакций в секунду), добавленного в новой версии стандарта. В этом аспекте спецификация не при­нес­ла неожиданностей, расшифровка регистровых полей представима как экстраполяция предшествующих по­ко­ле­ний стан­дар­та.

Существует возможность дифференцированного детектирования максимально поддерживаемого и те­ку­ще­го ус­та­нов­лен­но­го (после выполнения операции Link Training) скоростного режима. Если ско­рост­ные возможности PCIe-уст­рой­ст­ва и хоста различны, соединение будет инициализировано в режиме, приемлемом для обоих вза­и­мо­дей­ст­ву­ю­щих агентов. С учетом того, что появление периферии с поддержкой PCIe 4.0 может несколько запоздать по срав­не­нию с по­яв­ле­ни­ем системной логики (процессоров), и скоростные возможности новых хостов некоторое время мо­гут ос­та­вать­ся нереализованными, дифференцированное детектирование потенциальных и используемых воз­мож­но­с­тей ак­ту­аль­но.

Регистр Link Capabilities Register, расположенный по смещению 0Ch относительно начала PCIe Capability структуры, в битах [3-0] содержит код максимально поддерживаемого скоростного режима (Max Link Speed).

Регистр Link Status Register, расположенный по смещению 12h относительно начала PCIe Capability структуры, в битах [3-0] содержит код используемого в данный момент скоростного режима (Current Link Speed).

А эта диаграмма из черновика спецификации на PCIe Gen4 поможет по 4-битному коду определить скоростной режим.

Системная логика от Intel

Из документации на системную логику Intel C620 Platform Controller Hub становится ясно, что ключевым моментом в реализации шинных технологий PCI Express 4.0 является обеспечение прецизионных тай­мин­гов. Из этого можно сде­лать вывод, что не все слоты на материнских платах будут ориентированы на поддержку PCIe Gen4. Этой фун­к­ци­о­наль­но­стью разработчик наделит только ближайшие к процессорному гнезду разъемы.

PCIe-порты, подключенные напрямую к PCH, будут поддерживать максимум 8.0 GT/S, что и обещает спе­ци­фи­ка­ция на шину PCIe Gen3. Здесь нет противоречия, так как первым объектом для апгрейда традиционно являются линки в со­ста­ве CPU, а системная логика получает поддержку нового протокола с некоторым запаздыванием. Так было при каж­дой смене поколений PCIe, не считая периода времени, когда в процессоре не было портов PCI Express. Но и в этот пе­ри­од, сначала апгрейдился Северный мост (обслуживающий быстрые устройства), затем Южный (обслуживающий от­но­си­тель­но медленные устройства).

Интегрированное решение от AMD

В случае AMD SoC все линки PCIe, независимо от топологической классификации оказываются в составе процессора, хотя саму классификацию это не отменяет. Детектировать поддержку PCIe 4.0 потребуется индивидуально для каж­до­го порта, и не все порты будут одинаково полезны.

AMD обещает богатую оснастку для Zen2-процессоров семейства Rome: односокетные платформы по­лу­чат в свое рас­по­ря­же­ние 128 линий PCI Express, а 2P конструктив — и того больше — 160 линий. Сколько из них умеют обес­пе­чить самый производительный на сегодня режим, неизвестно. Что и предстоит выяснить.