Intel планирует поддержку PCI Express v4.0 на серверных платформах Whitley, оснащенных системной логикой C620 и 10-нм процессорами семейства Ice Lake (параллельно существующая ветка Cooper Lake по-прежнемму будет поддерживать только PCIe Gen3). Ориентировочная дата выпуска — 2-е полугодие 2019 г. AMD запускает полностью интегрированное 7-нм SOC решение под кодовым названием Rome. Это будет первый процессор с поддержкой PCIe Gen4 на основе обновленной архитектуры Zen2. Увидим мы его тоже только в следующем году: производство готово выдать первую продукцию в мае 2019 г., официальная презентация планируется на июнь, а поставки ожидаются в III квартале будущего года.
Что стоит тестировать в первую очередь?
Готовность к исследованию PCIe 4.0 в первую очередь предполагает формализацию методов детектирования режима 16 GT/S (гигатранзакций в секунду), добавленного в новой версии стандарта. В этом аспекте спецификация не принесла неожиданностей, расшифровка регистровых полей представима как экстраполяция предшествующих поколений стандарта.
Существует возможность дифференцированного детектирования максимально поддерживаемого и текущего установленного (после выполнения операции Link Training) скоростного режима. Если скоростные возможности PCIe-устройства и хоста различны, соединение будет инициализировано в режиме, приемлемом для обоих взаимодействующих агентов. С учетом того, что появление периферии с поддержкой PCIe 4.0 может несколько запоздать по сравнению с появлением системной логики (процессоров), и скоростные возможности новых хостов некоторое время могут оставаться нереализованными, дифференцированное детектирование потенциальных и используемых возможностей актуально.
Регистр Link Capabilities Register, расположенный по смещению 0Ch относительно начала PCIe Capability структуры, в битах [3-0] содержит код максимально поддерживаемого скоростного режима (Max Link Speed).
Регистр Link Status Register, расположенный по смещению 12h относительно начала PCIe Capability структуры, в битах [3-0] содержит код используемого в данный момент скоростного режима (Current Link Speed).
А эта диаграмма из черновика спецификации на PCIe Gen4 поможет по 4-битному коду определить скоростной режим.
Системная логика от Intel
Из документации на системную логику Intel C620 Platform Controller Hub становится ясно, что ключевым моментом в реализации шинных технологий PCI Express 4.0 является обеспечение прецизионных таймингов. Из этого можно сделать вывод, что не все слоты на материнских платах будут ориентированы на поддержку PCIe Gen4. Этой функциональностью разработчик наделит только ближайшие к процессорному гнезду разъемы.
PCIe-порты, подключенные напрямую к PCH, будут поддерживать максимум 8.0 GT/S, что и обещает спецификация на шину PCIe Gen3. Здесь нет противоречия, так как первым объектом для апгрейда традиционно являются линки в составе CPU, а системная логика получает поддержку нового протокола с некоторым запаздыванием. Так было при каждой смене поколений PCIe, не считая периода времени, когда в процессоре не было портов PCI Express. Но и в этот период, сначала апгрейдился Северный мост (обслуживающий быстрые устройства), затем Южный (обслуживающий относительно медленные устройства).
Интегрированное решение от AMD
В случае AMD SoC все линки PCIe, независимо от топологической классификации оказываются в составе процессора, хотя саму классификацию это не отменяет. Детектировать поддержку PCIe 4.0 потребуется индивидуально для каждого порта, и не все порты будут одинаково полезны.
AMD обещает богатую оснастку для Zen2-процессоров семейства Rome: односокетные платформы получат в свое распоряжение 128 линий PCI Express, а 2P конструктив — и того больше — 160 линий. Сколько из них умеют обеспечить самый производительный на сегодня режим, неизвестно. Что и предстоит выяснить.