Toshiba готовится к производству 3D NAND с максимальной плотностью

Western Digital и Toshiba раз­ра­бо­та­ли 128-слой­ную 3D NAND матрицу с трех­у­ров­не­вы­ми за­по­ми­на­ю­щи­ми TLC-ячей­ка­ми ем­ко­стью 512 Гбит. По клас­си­фи­ка­ции, ис­поль­зу­е­мой ком­па­ни­ей To­shi­ba, 128-слой­ная мат­ри­ца на­зы­ва­ет­ся BiCS-5, и она при­хо­дит на сме­ну пред­ы­ду­щим по­ко­ле­ни­ям флеш-па­мя­ти: 96-слой­ной BiCS-4 и 64-слой­ной BiCS-3. По­яв­ле­ние в по­лу­про­вод­ни­ко­вой NAND-струк­ту­ре еще 32 сло­ев дол­ж­но уве­ли­чить ем­кость, как ми­ни­мум, на треть — при ус­ло­вии ис­поль­зо­ва­ния су­ще­ст­ву­ю­ще­го тех­но­ло­ги­че­ско­го про­цес­са. Ожи­да­ет­ся, что флеш-на­ко­пи­те­ли со 128-слойными мат­ри­ца­ми бу­дут на треть вмес­ти­тель­нее, чем ис­поль­зу­е­мые ны­не 96-слой­ные. Ес­ли бу­дет на­ла­жен их вы­пуск на тех же мощ­но­ст­ях, это мо­жет при­вес­ти к сни­же­нию сто­и­мос­ти 3D NAND мат­риц. Про­дукт по­я­вит­ся к кон­цу 2020 го­да, а мас­со­вое про­из­вод­ст­во, ско­рее все­го, нач­нет­ся не ра­нее 2021 го­да.

По мнению аналитической компании Wells Fargo, консорциум WD/Toshiba имеет самую вы­со­кую в от­рас­ли плот­ность упа­ков­ки яче­ек NAND. В предположении о 85%-м выходе годных, состояние дел в отрасли имеет следующий вид:

Добиться высокой плотности компоновки можно использует конструкцию Circuit-under-Array, в ко­то­рой ло­ги­ка уп­рав­ле­ния на­хо­дит­ся в ниж­нем по­лу­про­вод­ни­ко­вом слое, что позволяет уменьшить размер матрицы на 15% по срав­не­нию с обыч­ной фо­то­ли­то­гра­фи­ей. Эксперты же вообще оценивают экономию в 23% при использовании 96-слой­ной тех­но­ло­гии BiCS-4.

Не в последнюю очередь благодаря высвобождению свободного пространства в 3D NAND, ком­па­ния West­ern Di­gi­tal в со­дру­же­ст­ве с Toshiba смогла использовать четыре плоскости в толще полупроводника вместу двух. Это по­зво­ли­ло уве­ли­чить ско­рость записи в ячейку почти вдвое: матрица раз­де­ле­на на че­ты­ре плос­кос­ти, до­ступ к ко­то­рым осу­щест­вля­ет­ся не­за­ви­си­мо и па­рал­лель­но. В результате — производительность возросла до 132 МБ/с.

Эта производительность превышает пропускную способность NAND-чипов от Samsung, которая составляет 83 МБ/с с ла­тен­т­но­стью на чтении в 45 микросекунд. В целях энер­го­сбе­ре­же­ния WD выполняет обмен данным с 128-слойным крис­тал­лом 4КБ стра­ни­ца­ми, от­ка­зав­шись от про­мыш­лен­но­го стан­дар­та в 16КБ.

В теории, уменьшение гра­ну­ляр­но­с­ти обмена с NAND-матрицей до 4 килобайт должно умень­шить ко­ли­че­ст­во не­про­из­во­ди­тель­ных операций при передачи фраг­мен­ти­ро­ван­ных данных. Например, если читается один сектор размером 512 байт, то при гра­ну­ляр­но­с­ти 16KB требуется прочитать 15.5 KB лишних данных, а в реализации BiCS-5 — только 3.5 KB. Так как по­треб­ля­е­мая мощ­ность су­щест­вен­но зависит от количества пе­ре­клю­че­ний по­лу­про­вод­ни­ко­вых вен­ти­лей за единицу времени, то уменьшив его можно снизить среднюю по­тре­бля­е­мую мощность. Не­ко­то­рый не­га­тив, прав­да, ожи­да­ет­ся при передачи боль­ших не­пре­рыв­ных блоков, когда большая гра­ну­ляр­ность полезна. Но на фоне ис­клю­чи­тель­ной про­из­во­ди­тель­но­с­ти новой 3D NAND матрицы этим можно пренебречь

Очевидно, что реализация QLC с его 4 битами на ячейку, по­зво­лит до­стичь ре­корд­ной ем­кос­ти крис­тал­ла в 682 Гбит. Об этом WD сообщил в прошлом месяце на Меж­ду­на­род­ной кон­фе­рен­ции по SSD-решениям в Сан-Франциско.