Western Digital и Toshiba разработали 128-слойную 3D NAND матрицу с трехуровневыми запоминающими TLC-ячейками емкостью 512 Гбит. По классификации, используемой компанией Toshiba, 128-слойная матрица называется BiCS-5, и она приходит на смену предыдущим поколениям флеш-памяти: 96-слойной BiCS-4 и 64-слойной BiCS-3. Появление в полупроводниковой NAND-структуре еще 32 слоев должно увеличить емкость, как минимум, на треть — при условии использования существующего технологического процесса. Ожидается, что флеш-накопители со 128-слойными матрицами будут на треть вместительнее, чем используемые ныне 96-слойные. Если будет налажен их выпуск на тех же мощностях, это может привести к снижению стоимости 3D NAND матриц. Продукт появится к концу 2020 года, а массовое производство, скорее всего, начнется не ранее 2021 года.
По мнению аналитической компании Wells Fargo, консорциум WD/Toshiba имеет самую высокую в отрасли плотность упаковки ячеек NAND. В предположении о 85%-м выходе годных, состояние дел в отрасли имеет следующий вид:

Добиться высокой плотности компоновки можно использует конструкцию Circuit-under-Array, в которой логика управления находится в нижнем полупроводниковом слое, что позволяет уменьшить размер матрицы на 15% по сравнению с обычной фотолитографией. Эксперты же вообще оценивают экономию в 23% при использовании 96-слойной технологии BiCS-4.

Не в последнюю очередь благодаря высвобождению свободного пространства в 3D NAND, компания Western Digital в содружестве с Toshiba смогла использовать четыре плоскости в толще полупроводника вместу двух. Это позволило увеличить скорость записи в ячейку почти вдвое: матрица разделена на четыре плоскости, доступ к которым осуществляется независимо и параллельно. В результате — производительность возросла до 132 МБ/с.
Эта производительность превышает пропускную способность NAND-чипов от Samsung, которая составляет 83 МБ/с с латентностью на чтении в 45 микросекунд. В целях энергосбережения WD выполняет обмен данным с 128-слойным кристаллом 4КБ страницами, отказавшись от промышленного стандарта в 16КБ.
В теории, уменьшение гранулярности обмена с NAND-матрицей до 4 килобайт должно уменьшить количество непроизводительных операций при передачи фрагментированных данных. Например, если читается один сектор размером 512 байт, то при гранулярности 16KB требуется прочитать 15.5 KB лишних данных, а в реализации BiCS-5 — только 3.5 KB. Так как потребляемая мощность существенно зависит от количества переключений полупроводниковых вентилей за единицу времени, то уменьшив его можно снизить среднюю потребляемую мощность. Некоторый негатив, правда, ожидается при передачи больших непрерывных блоков, когда большая гранулярность полезна. Но на фоне исключительной производительности новой 3D NAND матрицы этим можно пренебречь
Очевидно, что реализация QLC с его 4 битами на ячейку, позволит достичь рекордной емкости кристалла в 682 Гбит. Об этом WD сообщил в прошлом месяце на Международной конференции по SSD-решениям в Сан-Франциско.