PCI Express

Если с внедрением 32-битности пер­со­наль­ные плат­формы яв­но за­дер­жа­лись, то по­яв­ле­ние 64-бит­ных рас­ши­ре­ний для ар­хи­тек­ту­ры x86 при­шлось и к мес­ту, и ко вре­ме­ни. Во­про­сом ко­му и за­чем они нуж­ны, ком­пью­тер­ная ин­дус­т­рия за­да­ва­лась еще 15 лет на­зад. Се­год­ня, ког­да «все уже слу­чи­лось», на­ста­ло вре­мя вер­нуть­ся к ос­но­вам и уде­лить вни­ма­ние не­ко­то­рым не­о­че­вид­ным низ­ко­у­ров­не­вым под­роб­но­с­тям.

Спецификация PCI Express 4.0, обеспечившая дву­крат­ный рост по­ло­сы про­пус­ка­ния ши­ны (с 8 до 16 ги­га­транз­ак­ций в се­кун­ду), сре­ди про­чих но­во­вве­де­ний, до­ба­ви­ла в лек­си­кон раз­ра­бот­чи­ков обо­ру­до­ва­ния и сис­тем­но­го про­грам­мно­го обес­пе­че­ния но­вый тер­мин — Lane Mar­gin­ing. Од­но­и­мен­ная про­це­ду­ра обес­пе­чи­ва­ет ана­ло­го­вую под­строй­ку элек­тро­фи­зи­че­ских ха­рак­те­рис­тик шин­ных со­е­ди­не­ний: ам­пли­туд и тай­мин­гов сиг­на­лов, обес­пе­чи­вая адап­тив­ность ди­зай­на к опе­ра­ци­он­ным ус­ло­ви­ям фун­к­ци­о­ни­ро­ва­ния плат­фор­мы.

Высокие скорости передачи данных, де­кла­ри­ру­е­мые спе­ци­фи­ка­ци­ей PCI Ex­press Gen4, обес­пе­чат и вы­со­кую про­пуск­ную спо­соб­ность, на­кла­ды­вая жест­кие ог­ра­ни­че­ния на то­по­ло­гию шин­ных со­е­ди­не­ний. По слу­хам, ог­ра­ни­че­ния бу­дут та­ки­ми, что тре­бо­ва­ни­ям PCIe Gen4 смо­гут со­от­вет­ст­во­вать толь­ко бли­жай­шие к про­цес­со­ру сло­ты.

Переход от магнитных дисков к SSD-уст­рой­ст­вам, по­яв­ле­ние ин­тер­фей­с­­ной ар­хи­тек­ту­ры NVM Express, при­шед­шей на сме­ну кон­т­рол­ле­ру AHCI, под­клю­че­ние на­ко­пи­те­ля не­по­сред­ст­вен­но к ши­не PCI Express — вот пе­ре­чень ре­во­лю­ци­он­ных из­ме­не­ний, про­и­зо­шед­ших в ин­дус­т­рии сис­тем хра­не­ния дан­ных за по­след­нее вре­мя. Жест­кий диск пе­ре­ста­ет быть «уз­ким мес­том» в це­поч­ке пе­ре­да­чи ин­фор­ма­ции. Раз­ра­бот­чи­кам UEFI-ин­тер­фей­са и пер­со­наль­ных плат­форм при­хо­дит­ся «под­тя­ги­вать» сис­тем­ную ар­хи­тек­ту­ру под но­вые тре­бо­ва­ния, обу­слов­лен­ные эти­ми об­сто­я­тель­ст­ва­ми.

Intel планирует поддержку PCI Express v4.0 на сер­вер­ных плат­фор­мах Whit­ley, ос­на­щен­ных сис­тем­ной ло­ги­кой C620 и 10-нм про­цес­со­ра­ми се­мей­ст­ва Ice Lake (па­рал­лель­но су­ще­ст­ву­ю­щая вет­ка Co­op­er Lake по-преж­немму бу­дет под­дер­жи­вать толь­ко PCIe Gen3). Ори­ен­ти­ро­воч­ная да­та вы­пус­ка — 2-е по­лу­го­дие 2019 г. AMD запускает полностью ин­те­гри­ро­ван­ное 7-нм SOC ре­ше­ние под ко­до­вым наз­ва­нием Rome.

Реализация экстремального VMD-массива на основе адаптера ASUS Hy­per M.2 x16 потребовала от инженеров Intel и ASUS целого ряда не­ор­ди­нар­ных шагов. Вместе с тем, архитектурные и схемные решения в оче­ред­ной раз ос­тались за кадром бенчмарок и маркетинговых обзоров. Что­бы вос­пол­нить этот недостаток (вернее, малую его часть), рас­смот­рим осо­бен­но­сти фор­ми­ро­вания тактового сигнала для NVMe-дис­ков в со­ста­ве про­цес­сор­но­го сто­ри­джа и попробуем пролить свет на роль не­ко­то­рых компонентов схемы сопряжения.

Казалось, что шинные топологии серверных плат­форм ис­хо­же­ны и ожи­дать от них сюр­при­зов не при­хо­дит­ся. Ин­т­ри­гой ста­ло по­яв­ле­ние за­по­ми­на­ю­щих уст­ройств, на­пря­мую вза­и­мо­дей­ст­ву­ю­щих с PCI Ex­press. В том слу­чае, ког­да для их под­клю­че­ния по­тре­бо­ва­лись уд­ли­нители ин­тер­фей­са (с ожи­да­е­мы­ми рис­ка­ми ис­ка­же­ния сиг­на­лов и по­яв­ле­ния за­держек), при­шлось изо­бре­тать но­вые хо­ро­шо за­бы­тые ста­рые ре­ше­ния.